Posted in Electronics

Tutorial Xilinx ISE 9.2i FPGA Development

FPGA Xilinx Spartan 3E

Pada lampiran ini disajikan tutorial singkat menggunakan perangkat lunak Xilinx ISE 9.2i untuk mengimplementasikan sebuah desain VHDL pada FPGA Xilinx Spartan-3E. Sebagai contoh sederhana, tutorial ini akan membahas implementasi sebuah sistem penyesuai posisi saklar geser dan nyala LED yang terdapat pada papan pengembangan Xilinx Spartan-3E.

Membuat Project Baru

1. Buka Xilinx ISE 9.2i dengan cara klik dua kali pada ikon Xilinx ISE 9.2i yang terdapat pada desktop atau klik pada Start > All Programs > Xilinx ISE 9.2i > Project Navigator.

1

 

 

 

2. Setelah tampil jendela awal Xilinx ISE, Klik File > New Project.

2

3. Beri nama dan tentukan direktori penyimpanan project. Pilih HDL sebagai Top-Level Source Type. Klik Next.

3

4. Muncul jendela Device Properties.

4

Pilih value berikut:

  • • Product Category: All
  • • Family: Spartan3E
  • • Device: XC3S500E
  • • Package: FG320
  • • Speed: -4
  • • Synthesis Tool: XST (VHDL/Verilog)
  • • Simulator: ISE Simulator (VHDL/Verilog)
  • • Preferred Language: VHDL

Klik Next.

5. Abaikan jendela Create New Source. Klik Next.

6. Abaikan jendela Add Existing Source. Klik Next.

7. Pada jendela Project Summary, klik Finish.

Project selesai dibuat.

Membuat File Source VHDL (Tahap Design Entry)

1. Pada jendela project,

5

Klik Project > New Source, atau klik kanan pada kolom jendela Source kemudian klik New Source.

6

2. Pada Jendela Select Source Type, pilih tipe VHDL Module dan beri nama file source. Klik Next.

7

3. Selanjutnya Muncul jendela Define Module.

8

Jika sudah mempelajari tentang VHDL, membuat program VHDL akan cenderung lebih mudah tanpa bantuan (wizard). Maka abaikan saja jendela bantuan ini. Klik Next.

4. Pada jendela Summary, klik Finish.

5. File source telah terbentuk di dalam project. Pada layar tab file source tersebut, hapus semua kode program yang diberikan oleh wizard.

9

Ganti dengan listing program berikut.

library ieee;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

 

entity tutorial is

port (

       reset  : in std_logic;

       clock  : in std_logic;

       saklar        : in std_logic_vector (3 downto 0);

       led    : out std_logic_vector (3 downto 0));

end tutorial;

architecture Behavioral of tutorial is

begin

       process(reset,clock)

       begin

       if (reset = ‘1’) then

              led <= (led’ range => ‘0’);

              elsif (clock’ event and clock = ‘1’) then

                     led <= saklar;

       end if;

       end process;

end Behavioral;

6. Setelah program selesai dituliskan, cek sintaks dengan cara klik opsi Synthesize – ISE > Check Syntax pada kolom jendela Processes.

10

Jika sintaks benar, maka akan muncul tanda cek dengan bulatan berwarna hijau.

 

 

 

 

 

 

 

 

Simulasi Desain (Tahap Behavioral Simulation)

1. Perhatikan kolom jendela Sources.

11

Ganti opsi source for menjadi source for: Behavioral Simulation.

2. Buat file source Test Bench Waveform. Klik Project > New Source.

3. Pada jendela Select Source Type, pilih tipe Test Bench WaveForm dan beri nama file source.

12

Klik Next.

 

 

4. Pada jendela Associate Source, sesuaikan file test bench waveform dengan source VHDL. Klik Next.

5. Pada jendela Summary, klik Finish.

6. Muncul jendela Initialize Timing.

13

Isikan parameter:

  • • Clock Time High: 10
  • • Clock Time Low: 10
  • • Input Setup Time: 5
  • • Output Valid Delay: 5
  • • Offset: 0

Klik Finish.

7. Atur logika masukan pada jendela waveform.

14

8. Simpan file test bench waveform (File > Save).

9. Klik tab Processes dan buka hirarki Xilinx ISE Simulator hingga tampak opsi Simulate Behavioral Model. Klik dua kali pada opsi tersebut.

15

 

 

 

 

 

 

 

 

10. Hasil simulasi ditampilkan. Cek apakah sesuai program atau tidak!16

 

 

Sintesis desain (Tahap Synthesize)

1. Klik dua kali pada opsi Synthesize – XST.

17

2. Untuk melihat Skematik RTL, klik dua kali pada opsi View RTL Schematic.

Skematik RTL adalah skematik yang menggambarkan VHDL yang diprogramkan.

3. Untuk melihat skematik teknologi, klik dua kali pada opsi View Technology Schematic.

Skematik teknologi adalah skematik yang sudah diterjemahkan dengan pendekatan target FPGA.

 

Membuat File User Constraint

File user constraint adalah file yang dibuat untuk memetakan entitas atau port-port yang dideklarasikan pada desain ke fasilitas yang ada papan pengembangan Xilinx Spartan-3E.

1. Klik dua kali pada opsi Edit Constraint (Text).

18

 

 

 

 

 

 

 

 

 

 

2. Jika muncul peringatan, klik Yes.

19

 

 

 

 

 

 

3. Ketikkan listing program UCF berikut.

NET “reset” LOC = “K17”;

NET “clock” LOC = “C9”;

 

NET “saklar<3>” LOC = “N17” | IOSTANDARD = LVTTL | PULLUP ;

NET “saklar<2>” LOC = “H18” | IOSTANDARD = LVTTL | PULLUP ;

NET “saklar<1>” LOC = “L14” | IOSTANDARD = LVTTL | PULLUP ;

NET “saklar<0>” LOC = “L13” | IOSTANDARD = LVTTL | PULLUP ;

 

NET “led<3>” LOC = “F11” | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET “led<2>” LOC = “E11” | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET “led<1>” LOC = “E12” | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET “led<0>” LOC = “F12” | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

Dari mana diketahui lokasi clock adalah di C9, lokasi saklar di N17, H18, L14, L13, dan seterusnya?

Hal ini dapat dilihat langsung pada papan pengembangan Xilinx Spartan-3E, atau lebih detil mengenai user constraint dapat dipelajari pada e- book “Xilinx Spartan-3E user guide”.

4. Simpan file UCF (File > Save).

 

 

Implementasi Desain (Tahap Implementation)

Klik dua kali pada opsi Implement Design.

20

 

 

 

 

 

 

 

 

 

 

Tahap Generate Programming File

1. Klik dua kali pada opsi Generate Programming File.

21

 

 

 

 

 

 

 

 

 

 

2. Klik dua kali pada opsi Configure Device (iMPACT).

3. Pada jendela Welcome to iMPACT, klik Finish.

4. Jika telah berada pada layar seperti ini (device xc3s500e berwarna hijau),

22

Pilih file .bit yang diprogramkan, kemudian klik Open.

5. Jika timbul peringatan, klik OK.

23

6. Pada konfigurasi device yang lain, lewati saja, atau klik ByPass.

2425

7. Kembalikan kursor ke ke belakang device xc3s500e. Klik kanan pada device xc3s500e. Klik opsi Program….

26

 

 

 

 

 

 

8. Pada jendela Programming Properties, klik OK.

9. Jika pada layar muncul Program Succeeded, maka desain telah berhasil di-download ke FPGA.

27

10. Ubah-ubah posisi saklar geser dan amati LED.

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s